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    • 专利摘要:
    一第一讀取通過電壓經判定及最佳化用於循環記憶體。一或多個開始讀取通過電壓經判定用於一或多個晶粒。系統基於程式化/擦除循環之次數、該第一讀取通過電壓及該各自開始讀取通過電壓而動態計算一當前讀取通過電壓。使用該計算之當前讀取通過電壓而自一或多個非揮發性儲存元件讀取資料。
    公开号:TW201308335A
    申请号:TW101120537
    申请日:2012-06-07
    公开日:2013-02-16
    发明作者:Jia-Hui Yuan；Ying-Da Dong；Charles Kwong
    申请人:Sandisk Technologies Inc；
    IPC主号:G11C16-00
    专利说明:
    用於非揮發性儲存之讀取通過電壓之智慧型移位
    本發明係關於非揮發性儲存技術。
    半導體記憶體裝置已對在各種電子裝置中使用變得流行。例如，在蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中使用非揮發性半導體記憶體。電可擦除可程式化唯讀記憶體(EEPROM)及快閃記憶體為非揮發性半導體記憶體當中最流行的記憶體。
    EEPROM及快閃記憶體兩者利用定位在一半導體基板中之一通道區上方且與該通道區絕緣之一浮動閘極。該浮動閘極設置在源極與汲極區之間。一控制閘極設置在浮動閘極上方且與該浮動閘極絕緣。電晶體之臨限電壓受控於留存在該浮動閘極上之電荷之量。即，必須在開啟該電晶體以允許在該電晶體之源極與汲極之間傳導前施加至該控制閘極之最小量之電壓受控於該浮動閘極上之電荷之位準。
    當程式化EEPROM或快閃記憶體裝置時，通常程式化電壓施加至控制閘極且位元線接地。來自通道之電子注入至浮動閘極中。當電子在該浮動閘極中積累時，該浮動閘極變成帶負荷且記憶體胞之臨限電壓升高使得該記憶體胞處於程式化狀態。可在美國專利第6,859,397號標題為「Source Side Self Boosting Technique For Non-Volatile Memory」及美國專利第6,917,542號標題為「Detecting Over Programmed Memory」中找到關於程式化之更多資訊。
    一些EEPROM及快閃記憶體裝置具有用於儲存兩個電荷範圍之一浮動閘極，且因此記憶體胞可在兩種狀態之間程式化/擦除：對應於資料「1」及資料「0」之一擦除狀態及一程式化狀態。此一裝置稱作二進位或雙狀態裝置。
    藉由識別多個、相異允許之臨限電壓範圍而實施一多狀態快閃記憶體胞。各相異臨限電壓範圍對應於資料位元組之一預定值。程式化至記憶體胞中之資料與該記憶體胞之臨限電壓範圍之間的特定關係取決於採取用於記憶體胞之資料編碼方案。例如，美國專利第6,222,762號及美國申請公開案第2004/0255090號描述多狀態快閃記憶體胞之各種資料編碼方案，該兩案之全文以引用的方式併入本文中之。
    在一些實施例中，施加至控制閘極之程式化電壓包含一系列脈衝，該等脈衝之量值隨著各連續脈衝而增大達一預定步進大小(例如，0.2伏、0.3伏、0.4伏或其他)。在脈衝之間，記憶體系統將驗證個別記憶體胞是否已達到其等各自的目標臨限電壓範圍。已達到其等目標臨限電壓範圍之記憶體胞將被封鎖未來程式化(例如，藉由使位元線電壓升高至Vdd)。當所有記憶體胞已達到其等目標臨限電壓範圍時，程式化完成。
    在一些情況下，非揮發性儲存裝置之效能及行為可隨著非揮發性儲存裝置經歷許多程式化及擦除循環而變更。為了考量此變更，可最佳化各種操作參數用於已被程式化及擦除許多次之非揮發性儲存裝置。然而，最佳化用於已被程式化及擦除許多次之非揮發性儲存裝置之操作參數可導致連累未被程式化及擦除許多次之非揮發性儲存裝置之效能。
    在一些非揮發性記憶體之讀取及驗證操作期間，非經選擇字線(例如，不連接至經選擇待讀取之記憶體胞之字線)升高為一讀取通過電壓(例如，5至10伏)以使記憶體胞操作為通過閘。經選擇字線連接至一電壓，該電壓之位準特定用於各讀取及驗證操作，以判定考量之記憶體胞之一臨限電壓是否已達到此位準。由於該等非經選擇字線接收讀取通過電壓，故在一讀取操作期間具有一較低臨限電壓之沿著非經選擇字線之記憶體胞將在其等控制閘極上接收一電壓，隨著時間此可能導致電子注入至其等浮動閘極中。將電子注入至該浮動閘極中將使彼等記憶體胞之臨限電壓升高。已程式化至對應於一較高臨限電壓之一狀態之接收讀取通過電壓之記憶體胞可能隨著時間經歷電子自浮動閘極移動至控制閘極，此減低臨限電壓。經驗表明若記憶體胞經歷許多讀取操作而未經歷一程式化或擦除操作，則臨限電壓可能如上述隨著時間變更。此行為稱為讀取干擾。
    已察覺到全新記憶體比循環記憶體更易受讀取干擾影響。全新記憶體或在一全新條件下之記憶體指代未經歷許多程式化/擦除循環記憶體。循環記憶體或在一循環條件下之記憶體指代已經歷許多程式化/擦除循環記憶體。在一實例中，當記憶體已經歷100次程式化/擦除循環時，其在一循環條件下。一程式化/擦除循環為擦除記憶體胞及程式化記憶體胞之組合。一種理論係循環記憶體使減小由讀取通過電壓所造成之電場之在控制閘極與浮動閘極中之間的絕緣中截住電子。由於減小電場，故對於循環記憶體減少不想要的電子移動。此行為建議一較低讀取通過電壓將減少讀取干擾。
    由於非揮發性儲存經歷許多程式化/擦除循環，故一些記憶體胞可能經歷程式化雜訊及/或資料留存問題。如上文所說明，藉由識別多個、相異允許之臨限電壓範圍而實施多狀態非揮發性記憶體。各相異的臨限電壓範圍對應於資料位元組之一預定值。隨著時間，該等相異允許之臨限電壓範圍可變得更寬及較少相異，此稱作程式化雜訊。
    此外，在許多程式化及擦除循環後，一些非揮發性記憶體將經歷電子離開浮動閘極而未擦除、程式化或讀取記憶體胞。此將造成記憶體胞之臨限電壓漂移，此可能導致資料留存問題。
    一高讀取通過電壓可用於克服程式化雜訊及資料留存問題。藉由使用一較高讀取通過電壓，系統可更容易辨別多個、相異允許之臨限電壓範圍，即使存在程式化雜訊及/或資料留存問題。然而，使用一較高讀取通過電壓來解決循環記憶體之程式化雜訊及資料留存可能使全新記憶體之讀取干擾惡化。因此，提議實施一種隨時間變更讀取通過電壓之非揮發性儲存系統。全新記憶體將使用一較低讀取通過電壓，同時循環記憶體將使用一較高讀取通過電壓。
    在一項實施例中，系統將基於模擬、測試及/或實驗而判定最佳化用於循環記憶體之一讀取通過電壓及最佳化用於全新記憶體之一讀取通過電壓。可針對一整個晶圓、個別晶粒、個別區塊或其他單位判定該等讀取通過電壓。在一些實施方案中，判定最佳化用於全新記憶體之讀取通過電壓使得使用最佳化用於全新記憶體之讀取通過電壓之一全新晶粒之不良位元數目在藉由使用最佳化用於循環記憶體之讀取通過電壓與在全新條件下之晶粒所造成之不良位元數目之一預定百分比內。在一些實施例中，最佳化用於循環記憶體之讀取通過電壓判定用於一整個晶圓(或另一組多個晶粒)且最佳化用於全新記憶體之讀取通過電壓判定用於個別晶粒(或另一區塊或其他單位)。
    非揮發性儲存系統將經組態以監測由記憶體所經歷之程式化/擦除循環之次數。可對整個系統、個別晶粒、個別區塊或其他單位監測程式化/擦除循環之次數。當需要執行一讀取程序時，該系統(例如，控制器、狀態機或其他組件)將存取程式化/擦除循環之計數且基於程式化/擦除循環之該計數、最佳化用於循環記憶體之讀取通過電壓及最佳化用於全新記憶體之讀取通過電壓而動態判定一當前讀取通過電壓以用於該讀取程序。
    此動態判定之當前讀取通過電壓將施加至非經選擇字線。在一實施例中，該當前讀取通過電壓將施加至經選擇字線之一側及/或兩側上之多個非經選擇字線，同時將一讀取比較電壓施加至該經選擇字線，使得自選擇記憶體胞讀取資料。在一些實施例中，緊挨著經選擇字線之字線可接收一不同通過電壓。
    可實施本文所述之技術之非揮發性儲存系統之實例為使用反及結構之快閃記憶體系統，其包含夾置在兩個選擇閘極之間串聯配置之多個電晶體。串聯之該等電晶體以及該等選擇閘極稱作一反及串。圖1係展一反及串之俯視圖。圖2係反及串之等效電路。在圖1及圖2中所描繪之反及串包含串聯地且夾置在(汲極側)選擇閘極120與(源極側)選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120經由位元線接觸件126而將反及串連接至一位元線。選擇閘極122將該反及串連接至源極線128。藉由將適當電壓施加至選擇線SGD而控制選擇閘極120。藉由將適當電壓施加至選擇線SGS而控制選擇閘極122。電晶體100、102、104及106之各者具有一控制閘極及一浮動閘極。例如，電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102具有控制閘極102CG及浮動閘極102FG。電晶體104包含控制閘極104CG及浮動閘極104FG。電晶體106包含控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。
    應注意，儘管圖1及圖2展示反及串中之四個記憶體胞，但是四個記憶體胞之使用僅提供為一實例。一反及串可具有四個以下記憶體胞或四個以上記憶體胞。例如，一些反及串將包含8個記憶體胞、16個記憶體胞、32個記憶體胞、64個記憶體胞、128個記憶體胞等。本文之討論不限於一反及串中之任何特定數目個記憶體胞。一實施例使用具有66個記憶體胞之反及串，其中64個記憶體胞用於儲存資料且該等記憶體胞之兩者稱作虛設記憶體胞，此係因為其等不儲存資料。
    使用一反及結構之一快閃記憶體系統之一典型架構將包含若干反及串。各反及串藉由受選擇線SGS控制之反及串之源極選擇閘極而連接至共同源極線且藉由受選擇線SGD控制之反及串之汲極選擇閘極而連接至其相關位元線。各位元線及經由一位元線接觸件而連接至該位元線之各自反及串構成記憶體胞陣列之行。多個反及串共用位元線。通常，該位元線延行在垂直於該等字線之一方向上在反及串頂部上且連接至一感測放大器。
    在下文美國專利/專利申請案中提供反及型快閃記憶體及其操作之相關實例，所有該等案之全文以引用的方式併入本文中：美國專利第5,570,315號；美國專利第5,774,397號；美國專利第6,046,935號；美國專利第6,456,528號；及美國專利公開案第US 2003/0002348號。
    除反及快閃記憶體外之其他類型的非揮發性儲存裝置亦可用於實施本文所述之新技術。例如，基本上為使用氮化物層(而非一浮動閘極)中之電荷之捕獲之一記憶體胞之一TANOS結構(由一矽基板上之TaN-Al2O3-SiN-SiO2之一堆疊層組成)亦可與本文所述之技術一起使用。在快閃EEPROM系統中有用之另一類型的記憶體胞利用一非導電的介電材料來取代一導電的浮動閘極以按一非揮發性方式儲存電荷。在1987年3月《IEEE Electron Device Letters》第EDL-8卷 第3號 第93-95頁Chan等人「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」之一文章中描述此一記憶體胞。由氧化矽、氮化矽及氧化矽(「ONO」)製成之三層介電質夾置在一導電控制閘極與記憶體胞通道上方之一半導電基板之一表面之間。記憶體胞藉由將來自記憶體胞之電子注入至氮化物中而程式化，其中該等電子被捕獲及儲存在一受限區中。此儲存之電荷接著按一可偵測方式變更記憶體胞之通道之一部分之臨限電壓。藉由將熱電洞注入至氮化物中而擦除記憶體胞。亦請參閱1991年4月《IEEE Journal of Solid-State Circuits》第26卷 第4號 第497-501頁Nozaki等人「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」，其描述呈一分裂閘極組態之一相似記憶體胞，其中一摻雜之多晶矽閘極延伸於記憶體胞通道之一部分上以形成一分開的選擇電晶體。
    由2000年11月《IEEE Electron Device Letters》第21卷 第11號 第543至545頁Eitan等人「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」描述另一實例。一ONO介電層跨源極擴散與汲極擴散之間的通道而延伸。一資料位元之電荷定位在相鄰於汲極之介電層中，且其他資料位元之電荷定位在相鄰於源極之介電層中。美國專利第5,768,192號及第6,011,725號揭示一種具有夾置在兩個二氧化矽層之間的一捕獲介電質之非揮發性記憶體胞。藉由分開讀取該介電質內之空間分開的電荷儲存區之二進位狀態而實施多狀態資料儲存。亦可使用其他類型的非揮發性記憶體技術。
    圖3圖解說明具有用於並列讀取及程式化一頁記憶體胞(例如，反及多狀態快閃記憶體)之讀取/寫入電路之一記憶體裝置210。記憶體裝置210可包含一或多個記憶體晶粒或晶片212。記憶體晶粒212包含一記憶體胞(二維或三維)200、控制電路220以及讀取/寫入電路230A及230B。在一實施例中，在記憶體陣列200之對置側上按一對稱方式實施由各種周邊電路對該陣列之存取，使得各側上之存取線及電路之密度減小一半。讀取/寫入電路230A及230B包含允許並列讀取或程式化一頁記憶體胞之多個感測區塊300。記憶體陣列200可藉由字線經由列解碼器240A及240B且藉由位元線經由行解碼器242A及242B而定址。在一典型實施例中，一控制器244包含在相同記憶體裝置210(例如，一可抽換式儲存卡或封裝)中作為一或多個記憶體晶粒212。經由線232在主機與控制器244之間且經由線234在該控制器與一或多個記憶體晶粒212之間傳送命令及資料。一些記憶體系統可包含與控制器244連通之多個晶粒212。
    控制電路220與讀取/寫入電路230A及230B協作以執行對記憶體陣列200之記憶體操作。控制電路220包含一狀態機222、一晶片上位址解碼器224及一功率控制模組226。狀態機222提供記憶體操作之晶片層級控制。晶片上位址解碼器224提供在由主機或一記憶體控制器所使用之硬體位址至由解碼器240A、240B、242A及242B所使用之硬體位址之間的一位址介面。功率控制模組226控制在記憶體操作期間供應給字線及位元線之功率及電壓。在一實施例中，功率控制模組226包含可產生比供應電壓更大的電壓之一或多個電荷泵。控制電路220、功率控制模組226、解碼器224、狀態機222、解碼器240A/B及242A/B、讀取/寫入電路230A/B及控制器244可統稱作或分開地稱作一或多個管理電路。
    圖4係分成一核心部分(稱作一感測模組480)及一共同部分490之一個別感測區塊300之一方塊圖。在一實施例中，對於各位元線將存在一分開的感測模組480，且對於一組多個感測模組480將存在一共同部分490。在一實例中，一感測區塊將包含一共同部分490及八個感測模組480。一群組中之感測模組之各者將經由一資料匯流排472而與相關共同部分連通。對於進一步細節，參考美國專利開案2006/0140007，該案之全文以引用的方式併入本文中。
    感測模組480包括判定一連接位元線中之一導電電流是高於還是低於一預定臨限位準之感測電路470。在一些實施例中，感測模組480包含通常稱作一感測放大器之一電路。感測模組480亦包含用於設定該連接位元線上之一電壓條件之一位元線鎖存器482。例如，在位元線鎖存器482中所鎖存之一預定狀態將導致該連接位元線拉至指明程式化禁止之一狀態(例如，Vdd)。
    共同部分490包括一處理器492、一組資料鎖存器494及耦合在該組資料鎖存器494與資料匯流排420之間的一I/O介面496。處理器492執行計算。例如，處理器492之功能之一者為判定儲存在感測之記憶體胞中之資料並將判定之資料儲存在該組資料鎖存器中。該組資料鎖存器494用於儲存在一讀取操作期間由處理器492所判定之資料位元。該組資料鎖存器494亦用於儲存在一程式化操作期間自資料匯流排420所匯入之資料位元。該等匯入之資料位元表示意指程式化至記憶體中之寫入資料。I/O介面496在資料鎖存器494與資料匯流排420之間提供一介面。
    在讀取或感測期間，系統之操作受控於控制將不同的控制閘極電壓供應給定址之記憶體胞之狀態機222。隨著步進通過對應於由記憶體所支援之各種記憶體狀態之各種預定義之控制閘極電壓(讀取參考電壓或驗證參考電壓)，感測模組480可在此等電壓之一者處跳脫(tripping)且一輸出將經由匯流排472而自感測模組480提供給處理器492。在該點處，處理器492藉由考量該感測模組之跳脫事件及關於經由輸入線493自狀態機施加之控制閘極電壓之資訊而判定所得記憶體狀態。接著，處理器492計算記憶體狀態之二進位編碼並將所得資料儲存至資料鎖存器494中。在核心部分之另一實施例中，位元線鎖存器482具有雙重任務：作為用於鎖存感測模組480之輸出之一鎖存器及亦作為如上述之一位元線鎖存器兩者。
    預想一些實施方案將包含多個處理器492。在一實施例中，各處理器492將包含一輸出線(未在圖4中描述)使得輸出線之各者「線或」在一起。在一些實施例中，該等輸出線在連接至「線或」線之前反轉。此組態實現在已完成程式化程序時之程式驗證程序期間之一快速判定，此係因為接收「線或」線之狀態機可判定所有程式化之位元何時已達到所要位準。例如，當各位元已達到其所要位準時，該位元之一邏輯0將發送至「線或」線(或一資料1被反轉)。當所有位元輸出一資料0(或一反轉之資料1)時，於是該狀態機知道終止程式化程序。在各處理器與八個感測模組連通之實施例中，該狀態機可(在一些實施例中)可能需要讀取「線或」線八次，或邏輯加至處理器492以積累相關聯位元線之結果，使得該狀態機僅需要讀取「線或」線一次。在具有許多感測模組之一些實施例中，該許多感測模組之「線或」線可分群組在N個感測模組之組中，且該等群組可接著被分組以形成二元樹狀結構(binary tree)。
    在程式化或驗證期間，來自資料匯流排420之待程式化資料儲存在該組資料鎖存器494中。在狀態機之控制下，程式化操作包括同時施加至經定址之記憶體胞(同時程式化之記憶體胞)之控制閘極之一系列程式化電壓脈衝(具有遞增量值)。繼各程式化脈衝後接著一驗證程序以判定該記憶體胞是否已程式化至所要狀態。處理器492相對於所要記憶體狀態而監測經驗證之記憶體狀態。當兩個狀態一致時，處理器492設定位元線鎖存器482以造成位元線拉至指明程式化禁止之一狀態。此禁止經耦合至該位元線之記憶體胞進一步程式化，即使該記憶體胞在其控制閘極上經受程式化脈衝。在其他實施例中，在驗證程序期間，該處理器最初載入位元線鎖存器482且感測電路將位元線鎖存器482設定為一禁止值。
    資料鎖存器堆疊494含有對應於感測模組之一資料鎖存器堆疊。在一實施例中，每個感測模組480存在三個(或四個或另一數目個)資料鎖存器。在一些實施方案中(但非必要)，該等資料鎖存器實施為一移位暫存器使得儲存在該移位暫存器中之並列資料轉換成用於資料匯流排420之串列資料，且反之亦然。在一較佳實施例中，對應於記憶體胞之讀取/寫入區塊之所有資料鎖存器可一起連接以形成一區塊移位暫存器，使得可藉由串列傳送而輸入或輸出一資料區塊。特定言之，讀取/寫入模組之庫(bank)經調適使得其資料鎖存器組之各者將如同其等為用於整個讀取/寫入區塊之一移位暫存器之部件般按序列將資料移至資料匯流排中或將資料移出資料匯流排。
    可在下列專利文件中找到關於非揮發性儲存裝置之各種實施例之結構及/或操作之額外資訊：(1)2004年3月25日公開之美國專利申請公開案第2004/0057287號「Non-volatile Memory And Method With Reduced Source Line Bias Errors」；(2)2004年6月10日公開之美國專利申請公開案第2004/0109357號「Non-volatile Memory And Method with Improved Sensing」；(3)美國專利申請公開案第20050169082號；(4)發明人Jian Chen在2005年4月5日申請之美國專利申請公開案第2006/0221692號標題為「Compensating for Coupling During Read operations of Non-Volatile Memory」；及發明人Siu Lung Chan及Raul-Adrian Cernea在2005年12月28日申請之美國專利申請公開案第2006/0158947號標題為「Reference Sense Amplifier For Non-Volatile Memory」中。所有五個直接上列之專利文件之全文以引用的方式併入本文中。
    圖5描繪記憶體胞陣列200之例示性結構。在一實施例中，該記憶體胞陣列分成大量記憶體胞區塊。由於共同於快閃EEPROM系統，故該區塊為擦除單位。即，各區塊含有一起擦除之最小數目個記憶體胞。
    作為一實例，在圖5中所描繪之反及快閃EEPROM分成1024個區塊。然而，可使用1024個以上或以下區塊。在各區塊中，在此實例中，存在對應於位元線BL0、BL1、...、BL69,623之69,624行。在一實施例中，在讀取及程式化操作期間可同時選擇一區塊之所有位元線。可同時程式化(或讀取)沿著一共同字線且連接至任何位元線之記憶體胞。在另一實施例中，該等位元線分成偶數位元線及奇數位元線。在一奇數/偶數位元線架構中，在一時間程式化沿著一共同字線且連接至奇數位元線之記憶體胞，然而在另一時間程式化沿著一共同字線且連接至偶數位元線之記憶體胞。
    圖5展示串聯連接以形成一反及串之四個記憶體胞。儘管展示四個記憶體胞包含在各反及串中，但可使用四個以上或以下記憶體胞(例如，16、32、64、128或另一數目個記憶體胞可在一反及串上)。該反及串之一終端經由一汲極選擇閘極(連接至選擇閘極汲極線SGD)而連接至一對應位元線，且另一終端經由一源極選擇線(連接至選擇閘極源極線SGS)而連接至該源極線。
    各區塊通常分成數頁。一頁為一程式化單位。一或多頁資料通常儲存在一列之記憶體胞中。一頁可儲存一或多個區段(sector)。一區段包含使用者資料及附加項資料。附加項資料通常包含已自該區段之使用者資料所計算之一錯誤校正碼(ECC)。控制器在資料程式化至陣列中時計算該ECC，且在資料自該陣列讀取時檢查該ECC。在一些實施例中，狀態機、控制器或其他組件可計算及檢查該ECC。在一些替代案中，ECC及/或其他附加項資料儲存在與不同於使用者資料所屬者的頁或甚至不同區塊中。一使用者資料區段通常為512位元組，對應於磁碟機中之一磁區(sector)之大小。大量頁形成一區塊，自8頁例如直至32、64、128或更多頁皆可。在一實施例中，一區塊之各字線與一頁相關聯。在另一實施例中，一區塊之各字線與3頁相關聯。在其他實施例中，該等字線與其他數目個頁相關聯。
    圖6描繪一頁資料。取決於頁大小，頁含有許多區段。各區段包含使用者資料、錯誤校正碼(ECC)及標頭資訊(HDR)。
    在利用多狀態記憶體胞之一些記憶體系統中，一記憶體胞中之資料之各位元在一不同頁中。例如，若一記憶體胞陣列按每記憶體胞儲存資料之三個位元(資料之八個狀態或位階)，則各記憶體胞以該三個位元之各者在一不同頁中而將資料儲存在三頁中。因此，在此實例中之一區塊內，各字線與三頁或三頁之整數倍相關聯。其他配置亦係可行的。
    大容量資料儲存裝置及儲存系統以及資料通信系統中之錯誤校正碼(ECC)之使用係熟知的。如在此項技術中為基本的，錯誤校正編碼涉及儲存或傳達自正被編碼之「有效負載」(或原始資料)資料位元判定或計算之額外位元(通常稱作同位位元、碼位元、總和檢查碼數字、ECC位元等)。例如，將錯誤校正編碼資料儲存在一記憶體資源中涉及使用一經選擇碼來編碼一或多個碼字以包含實際資料及額外碼位元。儲存之資料之擷取涉及根據如用於編碼儲存之碼字之相同碼而解碼儲存之碼字。由於碼字「過度指明」碼字之實際資料部分，所以可容忍一定數目個錯誤位元，而不具有在解碼後顯而易見的實際資料之任何損耗。
    許多ECC編碼方案在此項技術中係熟知的。此等習知的錯誤校正碼在大規模記憶體(包含快閃(及其他非揮發性)記憶體)中特別有用，此係因為對此等編碼方案可提供之製造良率及裝置可靠度之實質影響，故允許裝置具有一些可用之不可程式化或有缺陷的記憶體胞。當然，存在良率節省與提供額外記憶體胞以儲存碼位元(即，編碼「率」)之成本之間的一折衷。快閃記憶體裝置之一些ECC碼趨向於具有比在資料通信應用(其可具有跟1/2一樣低之編碼率)中所使用之碼更高的編碼率(例如，碼位元對資料位元之一較低比率)。
    一些記憶體胞因該等記憶體胞當中之製造變動而比其他記憶體胞更慢地程式化或擦除，此係因為該等記憶體胞先前擦除至比其他記憶體胞低的一臨限電壓(此係因為一頁內之記憶體胞當中之不均勻的磨損或其他原因)。且當然，無論如何因一缺陷或其他原因而無法程式化或擦除一些記憶體胞。此外，一些記憶體胞快速程式化且可被過程式化，此亦可造成一錯誤。如上文所提及，錯誤校正編碼提供容忍一定數目個不良記憶體胞之能力，同時仍維持記憶體有用。在一些應用中，一頁資料藉由重複施加程式化脈衝直至驗證該頁上之所有記憶體胞至所要程式化之狀態為止而程式化。在一些實施方案中，藉由在未完全程式化或擦除之錯誤記憶體胞之數目小於可校正位元之數目時終止程式化或擦除脈衝之序列而節省程式化及擦除時間。
    通常在逐個區段基礎上執行錯誤校正。因此，各區段將具有自身組之ECC碼。此錯誤校正係合宜的且有用的，此係因為在一實施例中，該區段係往返於主機系統之資料傳送之所要單位。
    圖7係描述用於製成及操作非揮發性儲存系統之程序之流程圖。在步驟548中，製造及組態該非揮發性儲存系統以供使用。下文提供步驟548之更多細節。一旦製造及組態該非揮發性儲存系統，則該非揮發性儲存系統可用於程式化及讀取資料。視需要執行步驟550作為用於程式化資料之一程序之部分。在一例示性實施方案中，預先程式化記憶體胞以甚至維持該等記憶體胞上之磨損(步驟550)。在一實施例中，該等記憶體胞程式化至最高資料狀態、一隨機型樣或任何其他型樣。在一些實施方案中，無需執行預先程式化。
    在步驟552中，在程式化前(以區塊或其他單位)擦除記憶體胞。在一實施例中，藉由使p井升高至一擦除電壓(例如，20伏)達一足夠時間週期且使一選擇區塊之字線接地同時源極及位元線浮動而擦除記憶體胞。在非經選擇待擦除之區塊中，字線浮動。歸因於電容式耦合，非經選擇字線、位元線、選擇線及共同源極線亦升高至擦除電壓之一相當大分率，藉此阻礙非經選擇擦除之區塊上之擦除。在經選擇待擦除之區塊中，一強電場施加至經選擇記憶體胞之隧道氧化物層，且該等經選擇記憶體胞隨著浮動閘極之電子發射至基板側(通常藉由福勒-諾德海姆穿隧機構)而被擦除。隨著電子自浮動閘極傳送至p井區，一經選擇記憶體胞之臨限電壓降低。可對整個記憶體陣列、個別區塊或之另一單位之記憶體胞執行擦除。在一實施例中，在擦除該等記憶體胞後，區塊中之所有經擦除之記憶體胞將處於狀態S0(下文所討論)。一擦除程序之一實施方案包含將若干擦除脈衝施加至p井且在擦除脈衝之間驗證是否適當地擦除反及串。
    在步驟554中，(視需要)執行軟程式化以使經擦除之記憶體胞之擦除臨限電壓分佈變窄。一些記憶體胞可因擦除程序而處於比必要之更深的一擦除狀態。軟程式化可施加程式化脈衝以將該等較深的擦除記憶體胞之臨限電壓移動至擦除臨限分佈。
    在步驟556中，程式化區塊之記憶體胞。可回應於來自主機之一程式化請求或回應於一內部程式而執行該程式化。在步驟558中，累加程式化/擦除循環計數。非揮發性儲存系統將在暫存器、快閃記憶體或其他位置中維持程式化/擦除循環之一計數。在各程式化/擦除循環後，累加該程式化/擦除循環計數。
    在程式化後，可讀取區塊之記憶體胞(步驟560)。在此項技術者所知之許多不同的讀取程序可用於讀取資料。在一些實施例中，該讀取程序包含使用ECC來校正錯誤。該讀取之資料輸出至請求讀取操作之主機。可由狀態機、控制器或另一裝置來執行ECC程序。
    圖7展示擦除程式化循環可在不讀取之情況下或獨立於讀取而發生許多次(由步驟550至558組成之迴圈)，讀取程序可在不程式化之情況下或獨立於程式化而發生許多次，且該讀取程序可在程式化後之任何時間(由558與560之間的虛線所表示)發生。可依狀態機之指示使用上述之各種電路來執行圖7之程序。在其他實施方案中，可依控制器之指示使用上述之各種電路來執行圖7之程序。
    視情況而定，在一成功程式化程序(連同驗證)結束時，記憶體胞之臨限電壓應在經程式化之記憶體胞之一或多個臨限電壓分佈內或在經擦除之記憶體胞之一臨限電壓分佈內。圖8圖解說明在各記憶體胞儲存三個資料位元時記憶體胞陣列之例示性臨限電壓分佈。然而，其他實施例可每個記憶體胞使用三個以上或以下資料位元(例如，諸如每個記憶體胞三個資料位元)。
    在圖8之實例中，各記憶體胞儲存三個資料位元；因此，存在八個有效臨限電壓分佈，亦稱為資料狀態：S0、S1、S2、S3、S4、S5、S6及S7。在一實施例中，資料狀態S0低於0伏且資料狀態S1至S7高於0伏。在其他實施例中，所有八個資料狀態高於0伏，或可實施其他配置。在一實施例中，S0之臨限電壓分佈寬於S1至S7之臨限電壓分佈。在一實施例中，S0用於經擦除之記憶體胞。資料自S0程式化至S1至S7。
    各資料狀態對應於儲存在記憶體胞中之三個資料位元之一唯一值。在一實施例中，S0=111，S1=110，S2=101、S3=100，S4=011，S5=010，S6=001且S7=000。亦可使用資料至狀態S0至S7之其他映射。程式化至記憶體胞中之資料與該記憶體胞之臨限電壓位準之間的特定關係取決於採取用於該等記憶體胞之資料編碼方案。例如，美國專利第6,222,762號及2003年6月13日申請之美國專利申請公開案第2004/0255090號「Tracking Cells For A Memory System」(該兩個案之全文以引用的方式併入本文中)描述多狀態快閃記憶體胞之各種資料編碼方案。在一實施例中，資料值指派至使用一格雷碼指派之臨限電壓範圍使得若一浮動閘極之臨限電壓錯誤地移至其鄰近臨限電壓分佈，則僅一位元將受影響。然而，在其他實施例中，不使用格雷碼。
    在一實施例中，儲存在一記憶體胞中之所有資料位元儲存在相同邏輯頁中。在其他實施例中，儲存在一記憶體胞中之各資料位元對應於不同邏輯頁。因此，儲存三個資料位元之一記憶體胞將包含一第一頁中之資料、一第二頁中之資料及一第三頁中之資料。在一些實施例中，連接至相同字線之所有記憶體胞可能將資料儲存在相同的三個資料頁中。在一些實施例中，連接至一字線之記憶體胞可(例如，藉由偶數位元線及奇數位元線或藉由其他配置)分群組成不同頁組。
    在一些裝置中，記憶體胞將擦除至狀態S0。該等記憶體胞將自狀態S0程式化至狀態S1至S7之任何者。在一實施例中，名為完全序列程式化，記憶體胞可自擦除狀態S0直接程式化至經程式化狀態S1至S7之任何者。例如，待程式化之一群集之記憶體胞可首先被擦除使得該群集中之所有記憶體胞處於擦除狀態S0。同時一些記憶體胞正在自狀態S0程式化至狀態S1，其他記憶體胞正在自狀態S0程式化至S2、狀態S0程式化至S3、狀態S0程式化至S4、狀態S0程式化至S5、狀態S0程式化至S6及狀態S0程式化至S7。由圖8之七個彎曲箭頭示意地描繪完全序列程式化。
    圖8展示一組驗證目標位準Vv1、Vv2、Vv3、Vv4、Vv5、Vv6及Vv7。此等驗證位準在程式化程序期間用作為比較位準。例如，在將記憶體胞程式化至狀態S1時，系統將檢查該等記憶體胞之臨限電壓是否已達到Vv1。若一記憶體胞之臨限電壓未達到Vv1，則程式化將針對該記憶體胞而繼續直至其臨限電壓大於或等於Vv1為止。若一記憶體胞之臨限電壓已達到Vv1，則程式化將針對該記憶體胞而停止。驗證目標位準Vv2用於正在程式化至狀態S2之記憶體胞。驗證目標位準Vv3用於正在程式化至狀態S3之記憶體胞。驗證目標位準Vv4用於正在程式化至狀態S4之記憶體胞。驗證目標位準Vv5用於正在程式化至狀態S5之記憶體胞。驗證目標位準Vv6用於正在程式化至狀態S6之記憶體胞。驗證目標位準Vv7用於正在程式化至狀態S7之記憶體胞。
    圖8亦展示一組讀取比較位準Vr1、Vr2、Vr3、Vr4、Vr5、Vr6及Vr7。在讀取程序期間，此等讀取比較位準用作為比較位準。藉由測試記憶體胞是否回應於分開地施加至該等記憶體胞之控制閘極之讀取比較位準Vr1、Vr2、Vr3、Vr4、Vr5、Vr6及Vr7而開啟或休止，系統可判定記憶體胞將哪些狀態用於儲存資料。
    大體言之，在驗證操作及讀取操作期間，經選擇字線連接至一電壓，該電壓之位準特定用於各讀取操作(例如，請參閱圖8之讀取比較位準Vr1、Vr2、Vr3、Vr4、Vr5、Vr6及Vr7)或驗證操作(例如，請參閱圖8之Vv1、Vv2、Vv3、Vv4、Vv5、Vv6及Vv7)以判定考量之記憶體胞之一臨限電壓是否已達到此位準。在施加字線電壓後，量測記憶體胞之導電電流以判定該記憶體胞是否回應於施加至該字線之電壓而開啟。若量測到該導電電流大於一特定值，則假定該記憶體胞開啟且施加至該字線之電壓大於該記憶體胞之臨限電壓。若未量測到該導電電流大於該特定值，則假定該記憶體胞不開啟且施加至該字線之電壓不大於該記憶體胞之臨限電壓。在一讀取程序期間，非經選擇記憶體胞在其等控制閘極處具備一或多個讀取通過電壓使得此等記憶體胞將操作為通過閘(例如，不顧是否程式化或擦除該等記憶體胞之導電電流)。
    存在在一讀取或驗證操作期間量測一記憶體胞之導電電流之許多方式。在一實例中，以一記憶體胞使感測放大器中之一專用電容器放電或充電之速率量測該記憶體胞之導電電流。在另一實例中，經選擇記憶體胞之導電電流允許(或無法允許)包含該記憶體胞之反及串使一對應位元線放電。在一時間週期後量測該位元線上之電壓以查看該位元線是否已放電。應注意，本文所述之技術可與在用於驗證/讀取之技術中已知之不同方法一起使用。可在下列專利文件中找到關於驗證/讀取之更多資訊：(1)美國專利申請公開案第2004/0057287號；(2)美國專利申請公開案第2004/0109357號；(3)美國專利申請公開案第2005/0169082號；及(4)美國專利申請公開案第2006/0221692號其等全文以引用的方式併入本文中。根據在此項技術中已知之技術而執行上述之讀取及驗證操作。因此，熟習此項技術者來改變可許多說明之細節。亦可使用在此項技術中已知之其他讀取及驗證技術。
    在一些實施例中，施加至控制閘極之程式化電壓包含一系列脈衝，該等脈衝之量值隨著各連續脈衝增大達一預定步進大小(例如，0.2伏、0.3伏、0.4伏或其他)。在脈衝之間，一些記憶體系統將驗證個別記憶體胞是否已達到其等各自的目標臨限電壓範圍。例如，圖9展示施加至連接至一共同字線之複數個記憶體胞之控制閘極之一信號之一部分。圖9展示程式化脈衝564、565及566，在該等程式化脈衝之間具有一組驗證脈衝。在一實施例中，在執行完全序列程式化時，程式化脈衝之間的驗證程序將測試臨限電壓分佈(資料狀態)S1至S7之各者。因此，圖9展示具有對應於驗證目標位準Vv1、Vv2、Vv3、Vv4、Vv5、Vv6及Vv7之量值之七個驗證脈衝。在一些實施例中，驗證操作之一或多者可略過(且因此，驗證脈衝之一或多者可略過)，此係因為該驗證操作係不必要的或多餘的。例如，若根據圖8程式化之記憶體胞皆未達到Vv2，則無依Vv7進行驗證之必要。可在下文專利文件中找到關於一或多個狀態之略過驗證之智慧型驗證方案之更多資訊：美國專利7,073,103；美國專利7,224,614；美國專利7,310,255；美國專利7,301,817；美國專利申請案2004/0109362；及美國專利申請案2009/0147573，其等全文以引用的方式併入本文中。
    圖8展示包含一階段之一程式化程序，其中在該階段期間並行程式化連接至相同字線之所有記憶體胞。圖10A至圖10E圖解說明一多階段程式化途徑。在此實施例中，該程式化程序含三個階段。在程式化前，擦除記憶體胞使得連接至一共同字線之所有記憶體胞處於一擦除之臨限電壓分佈E，如在圖10A中所描繪。在程式化之第一階段期間，(歸因於待儲存在記憶體胞中之資料)目標為資料狀態S4、S5、S6或S7之該等記憶體胞程式化至一中間狀態IM。該等記憶體胞之目標為資料狀態S0、S1、S2或S3且保持處於擦除之臨限電壓分佈E。由圖10B示意地描繪該第一階段。程式化至中間狀態IM之記憶體胞程式化至一目標臨限電壓VvIM。
    在圖10A至圖10E之程式化程序之第二階段期間，處於擦除之臨限電壓分佈E之記憶體胞被程式化至其等目標資料狀態。例如，待程式化至資料狀態S3之記憶體胞自擦除之臨限電壓分佈E程式化至資料狀態S3，待程式化至資料狀態S2之記憶體胞自擦除之臨限電壓分佈E程式化至資料狀態S2，待程式化至資料狀態S1之記憶體胞自擦除之臨限電壓分佈E程式化至資料狀態S1，且在該程式化程序之第二階段期間未程式化處於資料狀態S0之記憶體胞。因此，擦除之臨限電壓分佈E變為資料狀態S0。再者，在該第二階段期間，記憶體胞自中間狀態IM程式化至各種資料狀態S4至S7。例如，待程式化至資料狀態S7之記憶體胞自中間狀態IM程式化至資料狀態S7，目標為處於狀態S6之記憶體胞自中間狀態IM程式化至資料狀態S6，且待程式化至資料狀態S5之兩個記憶體胞自中間狀態IM程式化至資料狀態S5，且待程式化至資料狀態S4之記憶體胞自中間狀態IM程式化至資料狀態S4。在圖10C中圖解說明程式化之此第二階段。
    如可在圖10C中所見，在程式化之第二階段結束時，資料狀態S1至S7與鄰近資料狀態重疊。例如，資料狀態S1與資料狀態S2重疊，資料狀態S2與資料狀態S1及S3重疊，資料狀態S3與資料狀態S2及S4重疊，資料狀態S4與資料狀態S3及S5重疊，資料狀態S5與資料狀態S4及S6重疊，且資料狀態S6與資料狀態S5及S7重疊。在一些實施例中，該等資料狀態之所有或一些不重疊。
    在程式化之第三階段中，資料狀態S1至S7之各者變緊使得其等不再與鄰近狀態重疊。此由圖10D示意地描繪。在展示資料狀態S0至S7之圖10E中描繪三階段程式化程序之最終結果。在一些實施例中，資料狀態S0寬於資料狀態S1至S7。
    在一些實施例中，在第二階段期間未程式化待程式化至資料狀態S4之記憶體胞，且因此保持處於中間狀態IM。在第三程式化階段期間，該等記憶體胞自中間狀態IM程式化至S4。在第二階段期間，以其他狀態為目標之記憶體胞亦可保持處於中間狀態IM或擦除之臨限電壓分佈E。
    在一些程式化程序期間，可併入粗糙/精細程式化技術。例如，正被程式化至一目標條件(例如，Vv2)之記憶體胞將首先快速程式化至對應於稍低於該目標條件之一臨限電壓條件之粗糙條件(例如，比一小電壓更小之Vv2)。隨後，該等記憶體胞將以一更慢方式(且更精確地)程式化至該目標條件。該等粗糙/精細程式化技術可用於程式化至所有或一子組資料狀態。
    圖11係描述用於執行將連接至一共同字線之記憶體胞程式化至一或多個目標(例如，資料狀態或臨限電壓範圍)之一程序之一實施例之一流程圖。可在圖7之步驟556期間一或多次執行圖11之程序。例如，圖11之程序可用於將記憶體胞自狀態S0直接程式化(例如，完全序列程式化)至狀態S1至S7之任何者。替代地，圖11之程序可用於執行圖10A至圖10E之程序之階段之一者或各者。例如，在執行圖10A之程序時，圖11之程序用於實施包含將一些記憶體胞自狀態E程式化至狀態IM之第一階段。圖11之程序可接著再次用於實施包含將一些記憶體胞自狀態E程式化至狀態S1至S3及自狀態IM程式化至狀態S4至S7之第二階段。圖11之程序可再次用於在第三階段中調整狀態S1至S7(請參閱圖10D)。圖11之程序亦可與其他多狀態程式化程序一起使用。
    通常，在一程式化操作期間施加至控制閘極之程式化電壓施加為一系列程式化脈衝。在程式化脈衝之間的係用於執行驗證之一系列驗證脈衝。在許多實施方案中，該等程式化脈衝之量值隨著各連續脈衝隨著增大達一預定步進大小。在圖11之步驟570中，程式化電壓(Vpgm)被初始化至開始量值(例如，約12伏至16伏或另一合適的位準)且由狀態機222所維持之一程式計數器PC被初始化為1。在步驟572中，程式化信號Vpgm之一程式化脈衝施加至經選擇字線(選擇用於程式化之字線)。在一實施例中，正被程式化之記憶體胞之群組皆連接至相同字線(經選擇字線)。非經選擇字線接收一或多個升壓電壓(例如，約9伏)以執行在此項技術中已知之升壓方案。若應程式化一記憶體胞，則對應位元線接地。另一方面，若該記憶體胞應保持處於其當前臨限電壓，則該對應位元線連接至Vdd以禁止程式化。在步驟572中，程式化脈衝並行施加至連接至該經選擇字線之所有記憶體胞使得並行程式化連接至該經選擇字線之所有記憶體胞。即，同時(或在重疊時間期間)程式化該等記憶體胞。以此方式，連接至該經選擇字線之所有記憶體胞將並行地變更其等臨限電壓，除非其等被封鎖程式化。
    在步驟574中，使用適當組目標位準來驗證適當的記憶體胞以執行一或多個驗證操作。在一實施例中，藉由將適當的驗證比較電壓(Vv1、Vv2、Vv3、Vv4、Vv5、Vv6及Vv7)施加至經選擇字線且將當前讀取通過電壓施加至非經選擇字線而執行驗證程序。下文提供關於判定該當前讀取通過電壓之更多細節。
    在步驟576中，判定所有記憶體胞是否已達到其等目標臨限電壓。若是，則程式化程序完成且係成功的，此係因為所有經選擇記憶體胞經程式化及驗證至其等目標狀態。在步驟578中報告一狀態「通過」。若在576中判定非所有記憶體胞已達到其等目標臨限電壓，則程式化程序繼續至步驟580。
    在步驟580中，系統對未達到其等各自的目標臨限電壓分佈之記憶體胞之數目進行計數。即，該系統對未通過驗證程序之記憶體胞之數目進行計數。此計數可藉由狀態機、控制器或其他邏輯而完成。在一實施方案中，感測區塊300(請參閱圖3)之各者將儲存其等各自記憶體胞之狀態(通過/未通過)。可使用一數位計數器來對此等值進行計數。如上述，該等感測區塊之許多者可具有「線或」在一起之一輸出信號。因此，檢查一線可指示一大群組記憶體胞之記憶體胞皆通過驗證。藉由適當組織「線或」在一起之線(例如，似二元樹狀結構)，二元搜尋方法可用於判定未通過之記憶體胞之數目。以此一方式，若少量記憶體胞未通過，則快速地完成該計數。若大量記憶體胞未通過，則該計數花較長時間。可在美國專利申請案2008/0126676中找到更多資訊，該案之全文以引用的方式併入本文中。在另一替代案中，若感測放大器之各者之對應記憶體胞未通過且一類比電壓或電流求和電路可用於對未通過之記憶體胞之數目進行計數，則該等感測放大器可輸出一類比電壓或電流。
    在一實施例中，存在一總計數，其可反映出未通過最後的驗證步驟之當前程式化之記憶體胞之總數目。在另一實施例中，針對各資料狀態保持分開計數。
    在步驟582中，判定來自步驟580之計數小於或等於一預定限制。在一實施例中，該預定限制為可在一讀取程序期間由ECC對於記憶體胞之頁所校正之位元數目。若未通過記憶體胞之數目小於或等於該預定限制，則程式化程序可停止且在步驟578中報告一狀態「通過」。在此情況下，足夠的記憶體胞被正確地程式化使得可在該讀取程序期間使用ECC來校正未完全程式化之少數剩餘記憶體胞。在一些實施例中，對於各區段、各目標資料狀態或其他單位，步驟580將對未通過記憶體胞之數目進行計數，且在步驟582中將個別地或共同地比較該等計數與一臨限值。
    在另一實施例中，預定限制可小於可在一讀取程序期間由ECC校正以允許未來錯誤之位元數目。在對於一頁程式化小於所有記憶體胞之記憶體胞或對於僅一資料狀態(或小於所有狀態)比較一計數時，該預定限制可為在一讀取程序期間由ECC對於記憶體胞之頁校正之位元數目。在一些實施例中，該限制不是預定的。而是，該限制基於已對於該頁計數之錯誤數目、執行之程式化-擦除循環之次數、溫度或其他準則而變更。
    若不良記憶體胞之數目不小於預定限制，則程式化程序在步驟584處繼續且比對程式限制值(PL)檢查程式計數器PC。一程式限制值之一實例係20；然而，可使用其他值。若程式計數器PC不小於程式限制值PL，則該程式化程序被視為失敗且在步驟588中報告一狀態「未通過」。若程式計數器PC小於程式限制值PL，則該程序在步驟586處繼續，在此時間期間程式計數器PC累加1且程式化電壓Vpgm步進直至下一量值。例如，下一脈衝之一量值將大於先前脈衝達一步進大小(例如，0.1伏至0.4伏之一步進大小)。在步驟586後，該程序迴圈回至步驟572且另一程式化脈衝施加至經選擇字線。
    圖12係描述用於自非揮發性記憶體讀取之一程序之一實施例之一流程圖。在圖12中所描繪之程序為圖7之步驟560之一例示性實施方案。圖12之程序(除步驟640外)亦可用於在程式化期間執行一驗證。在圖12之步驟640中，接收讀取資料之一請求。可自主機或其他實體接收此請求。在一些實施例中，可在無來自該主機之一請求之情況下執行一讀取程序。在步驟642中，控制器244將存取執行之程式化/擦除循環之次數之一指示。如上文所指示，程式化/擦除循環之此指示可儲存在一暫存器、快閃記憶體或其他儲存位點中。在一實施例中，經歷零次程式化/擦除循環之一記憶體系統完全係全新的，且已經歷100次程式化/擦除循環之一記憶體系統被視為處於循環之條件。亦可使用其他值。
    在步驟644中，控制器244將存取最佳化用於循環記憶體之一讀取通過電壓(下文稱作Vread0)。在步驟646中，控制器244將存取最佳化用於全新記憶體之一開始讀取通過電壓(下文稱作Vread1)。在步驟648中，控制器244將基於最佳化用於循環記憶體之讀取通過電壓(Vread0)、最佳化用於全新記憶體之讀取通過電壓(Vread1)及執行之程式化/擦除循環之指示而動態計算用於當前讀取(或驗證)操作之當前讀取通過電壓(Vreadc)。存在可用於判定當前讀取通過電壓(Vreadc)之許多不同功能。下文討論一些實施例之更多細節。
    在步驟650中，系統將施加讀取比較電壓(Vcgr)至經選擇字線(WLn)。回看圖8，Vcgr之實例包含Vr1、Vr2、Vr3、Vr4、Vr5、Vr6及Vr7。若正在執行一驗證程序，則比較電壓將係Vv1、Vv2、Vv3、Vv4、Vv5、Vv6及Vv7。在步驟652中，該系統將施加在步驟648中所判定之當前讀取通過電壓(Vreadc)至非經選擇字線，唯鄰近字線(WLn+1及WLn-1)除外。在步驟654中，另一讀取通過電壓(Vreadk)施加至鄰近字線(WLn+1及WLn-1)。在步驟656中，該系統將感測連接至經選擇字線WLn之一或多個選擇記憶體胞之一條件，如上文所討論。
    可對於多個讀取比較值而多次執行步驟650至656以判定一或多個記憶體胞以該多個狀態之哪者保存資料。在步驟658中，基於各種感測(步驟650至656之反覆)，系統將判定儲存在經選擇記憶體胞之各者中之資料值。在步驟660中，報告該資料(例如，報告給主機)。應注意，在上文討論中，假定控制器存取最佳化用於循環記憶體之讀取通過電壓(Vread0)、最佳化用於全新記憶體之讀取通過電壓(Vread1)、執行之程式化/擦除循環之指示以動態地且自動地計算(或調整)當前讀取通過電壓(Vreadc)。在一些實施例中，其他組件亦可計算當前讀取通過電壓(例如，狀態機或其他組件)。
    最佳化用於循環記憶體之讀取通過電壓(Vread0)為高於最佳化用於全新記憶體之讀取通過電壓(Vread1)以補償程式化雜訊及資料留存問題之一讀取通過電壓。最佳化用於全新記憶體之讀取通過電壓(Vread1)為經最佳化減少讀取干擾之效應之一較低通過電壓。圖13係描繪Vread1對Vread0之關係之一圖表。垂直軸為電壓且水平軸為循環。
    在一實施例中，假定首次操作系統(零循環)所使用之最佳讀取通過電壓為Vread1。在100次循環後，該系統藉由將Vread0用作為當前讀取通過電壓而最佳化。圖12之步驟648包含基於Vread0、Vread1及執行之程式化/擦除循環之指示而動態地且自動地計算當前讀取通過電壓。存在可用於計算當前讀取通過電壓之許多不同功能。在一實施例中，使用已知數學運算(例如，y=mx+b)而將一線自Vread1模型化至Vread0。藉由知道記憶體在哪個循環，可沿著該線計算適當電壓。此一線在圖13中描繪為將Vread1直接連接至Vread0之一虛線。
    用於計算當前讀取通過電壓之另一實施例使用一步進功能使得在每20次循環，該當前讀取通過電壓步進達Vread1與Vread0之間的距離之1/5。因此，若Vread0高出Vread1兩伏，則在20次循環後，該當前讀取通過電壓增大達0.4伏，在40次循環後，該當前讀取通過電壓增大達另一0.4伏，且直至在該當前讀取通過電壓設定為等於Vread0之100次循環為止。圖13示意地描繪具有實線之此步進功能。
    用於計算當前讀取通過電壓之另一實施例係控制器基於0與100之間的循環次數而內插在Vread0與Vread1之間。在100次循環後，該控制器將對於該當前讀取通過電壓始終使用Vread0。亦可使用用於判定該當前讀取通過電壓之其他功能。
    在一些實施例中，一記憶體系統將包含一記憶體晶粒及一控制器。在其他實施例中，一記憶體系統可包含連接至一共同控制器之多個記憶體晶粒。圖14係展示具有連接至多個記憶體晶粒(晶粒A及晶粒B)之一單個控制器之一記憶體系統之一實例之一方塊圖。在此一實施例中，該系統可對於各晶粒分開地記錄程式化/擦除循環之次數且將該等次數儲存在快閃記憶體中之適當晶粒上。替代地，程式化/擦除循環計數可儲存在該控制器上。
    圖14展示儲存程式化/擦除循環之各晶粒自身計數之該等晶粒(P/E_A對於晶粒A，及P/E_B對於晶粒B)。各晶粒儲存最佳化用於全新記憶體之自身開始讀取通過電壓(Vread1)。即，晶粒A將儲存Vread1_A，且晶粒B將儲存自身之Vread1_B。替代地，該等開始讀取通過電壓(Vread1_A及Vread1_B)可儲存在控制器上或系統中之其他位置。取決於實施方案及製造程序，Vread1_A及Vread1_B可為相同電壓或不同電壓。在一記憶體系統中具有多個晶粒時，圖12之步驟642將包含存取對於適當晶粒所執行之程式化/擦除循環之適當指示，且步驟646將包含對於適當晶粒存取最佳化用於全新記憶體之適當開始讀取通過電壓(Vread1)。在一讀取處理器將需要自多個晶粒讀取資料之一系統中，圖12將包含對於各晶粒分開地執行步驟642至658。在一實施例中，該多個晶粒將共用最佳化用於循環記憶體之相同讀取通過電壓(Vread0)。在其他實施例中，該多個晶粒將具有最佳化用於循環記憶體之不同讀取通過電壓(Vread0)。
    回看圖12，步驟650至656包含設置適當電壓且感測經選擇記憶體胞之一條件。圖15描繪接收由步驟650至654所施加之適當電壓之三個反及串之部分。在一些實施例中，並行執行步驟650至654。如可在圖15中所見，經選擇字線(WLn)接收讀取比較電壓Vcgr。鄰近字線WLn+1及WLn-1接收VreadK。所有其他非經選擇字線將接收(在圖12之步驟648中所計算之)當前讀取通過電壓Vreadc。
    在一些實施例中，VreadK稍微高於VreadC(例如，高出0伏至1伏)。在其他實施例中，VreadK可與VreadC相同。在又其他實施例中，VreadK可基於反及串中之WLn之位置、正被寫入之資料、執行之程式化/擦除循環之次數、鄰近字線中之資料或其他方案而改變。可在美國專利7,898,864及美國專利7,499,319中找到使用鄰近字線上之一讀取通過電壓之實例，該兩個案之全文以引用的方式併入本文中。
    圖16係描述用於製成及組態一非揮發性記憶體系統之一程序之一實施例之一流程圖。在圖16中所描述之程序為圖7之步驟548之一例示性實施方案。在圖16之步驟740中，使用在此項技術中已知之技術來設計一記憶體系統。在步驟742中，判定最佳化用於循環記憶體之讀取通過電壓(Vread0)。可使用模擬、實驗或測試來執行步驟742。下文將提供步驟742之更多細節。在步驟744中，製造該記憶體系統。期望可製造一記憶體系統之數百、數千或數百萬個複本。本文所述之技術無需任何特定製造程序且可使用已知之製造程序。在步驟746中，對於一晶圓之不同晶粒(及/或不同區塊)分開地判定最佳化用於全新記憶體之讀取通過電壓(Vread1)。可使用模擬、測試或實驗來執行在步驟746中所執行之程序。在一實施例中，在作為一晶粒分類程序之部分之製造程序期間執行步驟746之程序。下文提供關於步驟746之更多細節。在步驟748中，該記憶體系統將經組態以監測執行之程式化/擦除循環之次數且對該次數進行計數。例如，將預想一或多個記憶體位點或暫存器將儲存執行之程式化/擦除循環之次數之計數或其他指示。程式碼可安裝在控制器之記憶體中以記錄程式化/擦除循環。替代地，可添加特殊硬體以對執行之程式化/擦除循環之次數進行計數。在步驟750中，該記憶體系統經組態以基於最佳化用於循環記憶體之讀取通過電壓(Vread0)、最佳化用於全新記憶體之讀取通過電壓(Vread1)及執行之程式化/擦除循環之次數而動態地且自動地計算當前讀取通過電壓(Vreadc)。例如，該控制器可載入有軟體以實施上文關於圖13所述之任何功能且執行圖12之程序之所有或一部分。
    圖17係描述用於判定最佳化用於循環記憶體之讀取通過電壓(Vread0)之一讀取通過電壓之一程序之一實施例之一流程圖。在圖17中所描繪之程序為圖16之執行步驟742之一例示性實施方案。此外，可對一樣本部分執行圖17之程序或可使用模擬或其他類型的實驗來執行圖17之程序。在圖17之步驟802中，記憶體系統循環X次。循環次數可基於特定實施方案而改變。在一實施例中，步驟802將包含使該記憶體系統循環100次使得現在該記憶體系統在一循環之條件下。在步驟804中，將對於該讀取通過電壓設定一起始值。在一實施例中，該起始值為10伏。在步驟806中，測試資料將程式化至該記憶體中。在步驟808中，該系統將判定不良位元(FB)之數目。不良位元(FB)之數目為在程式化程序完結時尚未程式化至適當資料狀態之記憶體胞之數目。例如，回看圖11之程序，若不良位元之數目小於一預定限制(請參閱步驟582)或程式化之反覆次數已達到一限制(請參閱步驟584)，則該記憶體系統將停止程式化。在任一情況下，在程式化程序結束時，將尚未適當程式化一些記憶體胞。步驟808包含對尚未適當程式化之記憶體胞數目進行計數。在步驟806及808之數次反覆後，該系統將具有可在一圖表中所繪製且一曲線可擬合於該資料之數個不良位元(FB)值。在步驟810中，判定該曲線是否已變平。若該曲線未變平，則在步驟812中變更讀取通過電壓。例如，該讀取通過電壓可降低0.2伏(或一些其他值)。在步驟812中降低該讀取通過電壓後，程序迴圈回至步驟806且執行步驟806至808之另一反覆。運用步驟806及808之每次反覆，判定一新不良位元值(FB)。在擬合所有FB資料之曲線開始變平時，假定變更該讀取通過電壓將不再對效能具有一明顯影響。因此，在不良位元曲線已變平時(請參閱步驟810)，則程序將在步驟814處繼續且將儲存步驟806至808之最後反覆之當前讀取通過電壓作為最佳化用於循環記憶體之讀取通過電壓(Vread0)。
    雖然圖17提供用於判定最佳化用於循環記憶體之一讀取通過電壓之一例示性實施方案，但是亦可使用其他程序。在一實施例中，圖17將對於一晶圓而執行使得該晶圓上之所有晶粒將具有最佳化用於循環記憶體之相同讀取通過電壓(Vread0)。在一些實施例中，一次可對於多個晶圓對於與一當前設計相關聯之所有晶圓而計算最佳化用於循環記憶體之讀取通過電壓(Vread0)。例如，可對於一特定設計所製造之所有晶圓而計算最佳化用於循環記憶體之讀取通過電壓(Vread0)。
    圖18係描述用於判定最佳化用於全新記憶體之一讀取通過電壓(Vread1)之一程序之實施例之一流程圖。圖18之程序為圖16之步驟746之一例示性實施方案。在一實例中，執行圖18之程序作為與晶粒分類程序(或其部分)一致之在製造期間之測試階段之部分。在一例示性實施方案中，該系統將對於一晶圓上之各晶粒分開地計算最佳化用於全新記憶體之一讀取通過電壓(Vread1)。替代地，該系統可對於一晶圓上之各晶粒之各區塊判定最佳化用於全新記憶體之一讀取通過電壓(Vread1)。
    在圖18之步驟902中，系統(例如，一測試設備)將使用最佳化用於循環記憶體之讀取通過電壓(Vread0)來程式化一晶圓上之所有晶粒。步驟902可包含程式化一隨機測試型樣或一預定測試型樣。在步驟904中，該系統將判定該晶圓之良率。即，該系統將判定每個晶粒存在多少不良位元。若不良位元之數目小於一預定數目，則該晶粒被視為可接受的。若不良位元之數目高於該預定數目，則拒斥該晶粒。可藉由在此項技術中之已知程序來執行判定該晶圓之良率(晶粒分類之部分)。在一組實施例中，判定該晶圓之良率係基於使用最佳化用於循環記憶體之讀取通過電壓(Vread0)，而非使用最佳化用於全新記憶體之讀取通過電壓(Vread1)。
    如上述，一實施例包含對於各晶粒判定最佳化用於全新記憶體之一分開的讀取通過電壓(Vread1)。因此，在步驟906中，選擇晶圓上之一晶粒。假定步驟906僅將選擇因在步驟904中成功製造而接受之晶粒。在步驟908中，將使用最佳化用於循環記憶體之讀取通過電壓(Vread0)來程式化該選定晶粒。在步驟910中，該系統將基於步驟908之程式化而判定不良位元之數目。在步驟912中，當前用於程式化該選定晶粒之讀取通過電壓將降低一預定步進大小(例如，0.2伏或0.4伏或另一數目)。在步驟914中，再次程式化該晶粒，但是此次使用(如在步驟912中降低之)較低的讀取通通過電壓。在步驟916中，該系統將自最近程式化(步驟914之最後反覆)而判定不良位元之數目。在步驟918中，判定程式化之最近反覆中之不良位元之數目(FBx)是否小於在使用最佳化用於循環記憶體之讀取通過電壓(Vread0)時之不良位元之數目之一預定百分比。在一實例中，該預定百分比為150%使得步驟918測試程式化之最近反覆中之不良位元之數目(FBx)是否小於在使用最佳化用於循環記憶體之讀取通過電壓時發生之不良位元之數目的1.5倍。雖然步驟918之一實例使用1.5，但是可使用其他數目(或百分比)。只要程式化之當前反覆之不良位元數目小於與使用最佳化用於循環記憶體之讀取通過電壓相關聯之不良位元之預定百分比(例如，150%或1.5)，則將重複步驟912至918之迴圈。一旦不良位元數目大於自使用最佳化用於循環記憶體之讀取通過電壓所獲得之不良位元數目的1.5倍，則該迴圈將停止且在步驟920中不良位元數目(FBx)小於供使用最佳化用於循環記憶體之讀取通過電壓之不良位元數目的1.5倍之最後讀取通過電壓對於該當前晶粒儲存為最佳化用於全新記憶體之讀取通過電壓(Vread1)。在步驟922中，判定是否存在操作之更多晶粒。若存在尚未被測試之更多晶粒，則程序迴圈回至步驟906且選擇下一晶粒。若對於特定晶圓不存在操作之更多晶粒，則該程序完成(步驟924)。在一實施例中，該系統可對多個晶粒平行操作而非對晶粒循序操作。在一些實施例中，Vread0及Vread1用於(在程式化期間)讀取及驗證兩者。
    在一替代案中，可對一樣本記憶體或一代表性記憶體(而非個別晶粒)執行圖18之程序。以此方式，一晶圓之所有晶粒將具有相同Vread1，且用於計算Vreadc之功能可內建至控制器中。在其他實施例中，可使用模擬來執行圖18之程序。
    一實施例包含：存取程式化/擦除循環之一指示；基於程式化/擦除循環之該指示而動態判定一經選擇字線之一共同側上之多個字線之一當前讀取通過電壓；及自連接至該經選擇字線之一或多個非揮發性儲存元件讀取資料。該讀取資料包含將該判定之當前讀取通過電壓施加至該經選擇字線之共同側上之多個字線且將一讀取電壓施加至該經選擇字線。
    一實施例包含：複數個非揮發性儲存元件；複數個字線及位元線，其等與該等非揮發性儲存元件連通；及一或多個管理電路，其(等)與該等非揮發性儲存元件連通以程式化、擦除及讀取該等非揮發性儲存元件。該一或多個管理電路藉由以下步驟而自該等非揮發性儲存元件讀取資料：存取程式化/擦除循環之一指示；基於程式化/擦除循環之該指示而動態判定一經選擇字線之一共同側上之多個字線之一當前讀取通過電壓；及藉由將該判定之當前讀取通過電壓施加至該經選擇字線之共同側上之多個字線且將一讀取電壓施加至該經選擇字線而自連接至該經選擇字線之一或多個非揮發性儲存元件讀取資料。
    一實施例包含：存取一第一讀取通過電壓；讀取特定於一第一晶粒所計算之一開始讀取通過電壓以導致在一全新條件下用於該第一晶粒之不良位元數目在由該第一晶粒之該第一讀取通過電壓在該全新條件下所造成之不良位元數目之一預定百分比內；存取用於該第一晶粒之程式化/擦除循環之一指示；基於該第一讀取通過電壓、該開始讀取通過電壓及用於該第一晶粒之程式化/擦除循環之該指示而動態判定一第一當前讀取通過電壓；及使用該第一當前讀取通過電壓而自該第一晶粒讀取資料。
    一實施例包含：複數個非揮發性儲存元件，其等配置在一第一晶粒及一第二晶粒上；及一或多個管理電路，其(等)與該第一晶粒及該第二晶粒連通以程式化、擦除及讀取該第一晶粒及該第二晶粒上之非揮發性儲存元件。該一或多個管理電路藉由以下步驟而自該第一晶粒上之非揮發性儲存元件讀取資料：存取一第一讀取通過電壓；讀取特定於該第一晶粒所計算之一開始讀取通過電壓以導致在一全新條件下用於該第一晶粒之不良位元數目在由該第一晶粒之該第一讀取通過電壓在該全新條件下所造成之不良位元數目之一預定百分比內；存取用於該第一晶粒之程式化/擦除循環之一指示；基於該第一讀取通過電壓、該開始讀取通過電壓及用於該第一晶粒之程式化/擦除循環之指示而動態判定一第一當前讀取通過電壓；及使用該第一當前讀取通過電壓而自該第一晶粒讀取資料。
    一實施例包含：判定循環記憶體之一第一讀取通過電壓；分開判定一或多個晶粒之一或多個開始讀取通過電壓及將各自開始讀取通過電壓儲存在各自晶粒上；組態非揮發性儲存裝置，該等非揮發性儲存裝置各包含一或多個晶粒以監測用於該等晶粒之程式化/擦除循環；及組態該等非揮發性儲存裝置，該等非揮發性儲存裝置各包含一或多個晶粒以自該等晶粒讀取資料且基於循環記憶體之該第一讀取通過電壓、各自開始讀取通過電壓及程式化/擦除循環計數而動態調整用於讀取資料之當前讀取通過電壓。
    一實施例包含：使用模擬來判定循環記憶體之一第一讀取通過電壓；藉由識別一通過電壓而判定一晶粒之一開始讀取通過電壓，該通過電壓導致在一全新條件下該晶粒之不良位元數目在藉由在該全新條件下使用該晶粒之該第一讀取通過電壓所造成之不良位元數目之一預定百分比內；及組態一非揮發性儲存裝置以監測程式化/擦除循環及自該晶粒讀取資料，自該晶粒讀取資料包含基於循環記憶體之第一讀取通過電壓、該開始讀取通過電壓及程式化/擦除循環計數而動態判定一當前讀取通過電壓。
    在一示例性實施方案中，判定晶粒之開始讀取通過電壓包含：(a)將第一讀取通過電壓用作為該當前通過電壓以驗證程式化而程式化該晶粒；(b)對不良位元進行計數；(c)使用比先前反覆更低的一當前通過電壓以驗證程式化而程式化該晶粒；(d)對不良位元進行計數；(e)判定在(d)中所計數之該等不良位元是否在(b)中所計數之該等不良位元之一預定百分比內；(f)若在(d)中所計數之該等不良位元在(b)中所計數之該等不良位元之預定百分比內，則重複(c)至(f)；及(g)若在(d)中所計數之該等不良位元在(b)中所計數之該等不良位元之預定百分比內，則將開始讀取通過電壓設定為來自最新近反覆之當前通過電壓。
    已為了闡釋及描述目的而呈現先前詳細描述。並非意欲於排除或限制所揭示之精確形式。鑑於上文教示，許多修改及變動係可行的。選擇所述之實施例以最佳說明所揭示之技術之原理及其實際應用，以藉此使熟習此項技術者能最佳利用各種實施例中之技術及實現如適於所考量之特定使用之各種修改。希望範疇受限於隨附申請專利範圍。
    100‧‧‧電晶體
    100CG‧‧‧控制閘極
    100FG‧‧‧浮動閘極
    102‧‧‧電晶體
    102CG‧‧‧控制閘極
    102FG‧‧‧浮動閘極
    104‧‧‧電晶體
    104CG‧‧‧控制閘極
    104FG‧‧‧浮動閘極
    106‧‧‧電晶體
    106CG‧‧‧控制閘極
    106FG‧‧‧浮動閘極
    120‧‧‧選擇閘極
    122‧‧‧選擇閘極
    126‧‧‧位元線接觸件
    128‧‧‧源極線
    200‧‧‧記憶體胞陣列/記憶體陣列
    210‧‧‧記憶體裝置
    212‧‧‧記憶體晶粒或晶片
    220‧‧‧控制電路
    222‧‧‧狀態機
    224‧‧‧晶片上位址解碼器
    226‧‧‧功率控制模組
    230A‧‧‧讀取/寫入電路
    230B‧‧‧讀取/寫入電路
    232‧‧‧線
    234‧‧‧線
    240A‧‧‧列解碼器
    240B‧‧‧列解碼器
    242A‧‧‧行解碼器
    242B‧‧‧行解碼器
    244‧‧‧控制器
    300‧‧‧感測區塊
    420‧‧‧資料匯流排
    470‧‧‧感測電路
    472‧‧‧匯流排
    480‧‧‧感測模組
    482‧‧‧位元線鎖存器
    490‧‧‧共同部分
    492‧‧‧處理器
    493‧‧‧輸入線
    494‧‧‧資料鎖存器
    496‧‧‧I/O介面
    SGD‧‧‧選擇線
    SGS‧‧‧選擇線
    WL0‧‧‧字線
    WL1‧‧‧字線
    WL2‧‧‧字線
    WL3‧‧‧字線
    圖1係反及串之俯視圖。
    圖2係反及串之等效電路圖。
    圖3係非揮發性記憶體系統之方塊圖。
    圖4係描繪感測區塊之實施例之方塊圖。
    圖5係描繪記憶體陣列之實施例之方塊圖。
    圖6描繪資料頁。
    圖7係描述用於製成及使用非揮發性儲存系統之程序之實施例之流程圖。
    圖8描繪例示性組臨限電壓分佈且描述用於程式化非揮發性記憶體之程序。
    圖9描繪三個程式化脈衝及在該等程式化脈衝之間施加的驗證脈衝。
    圖10A至圖10E展示各種臨限電壓分佈且描述用於程式化非揮發性記憶體之程序。
    圖11係描述用於程式化非揮發性記憶體之程序之實施例之流程圖。
    圖12係描述用於自非揮發性記憶體讀取之程序之實施例之流程圖。
    圖13係描述用於判定讀取通過電壓之各種實施例之圖表。
    圖14係具有一個以上晶粒之記憶體系統之方塊圖。
    圖15描繪三個反及串之部分。
    圖16係描述用於製成及組態非揮發性記憶體系統之程序之實施例之流程圖。
    圖17係描述用於判定最佳化用於循環記憶體之讀取通過電壓之程序之實施例之流程圖。
    圖18係描述用於判定最佳化用於快閃記憶體之讀取通過電壓之程序之實施例之流程圖。
    权利要求:
    Claims (33)
    [1] 一種用於操作非揮發性儲存之方法，其包括：存取程式化/擦除循環之一指示；基於程式化/擦除循環之該指示而動態判定一經選擇字線之一共同側上之多個字線之一當前讀取通過電壓；及自連接至該經選擇字線之一或多個非揮發性儲存元件讀取資料，該讀取資料包含將該判定之當前讀取通過電壓施加至該經選擇字線之該共同側上之多個字線且將一讀取電壓施加至該經選擇字線。
    [2] 如請求項1之方法，其中：該讀取資料包含將該判定之當前讀取通過電壓施加至該經選擇字線之兩側上之多個字線。
    [3] 如請求項1之方法，其中：該讀取資料包含將該判定之當前讀取通過電壓施加至該經選擇字線之兩側上之多個字線且將一不同通過電壓施加至一鄰近字線，該鄰近字線相鄰於該經選擇字線。
    [4] 如請求項1之方法，其中：該讀取資料包含將該判定之當前讀取通過電壓施加至該經選擇字線之兩側上之多個字線且將一不同通過電壓施加至兩個鄰近字線，該等鄰近字線相鄰於該經選擇字線。
    [5] 如請求項1之方法，其中：該讀取資料包含將該判定之當前讀取通過電壓施加至該經選擇字線之兩側上之所有非經選擇字線，唯相鄰於該經選擇字線之字線除外。
    [6] 如請求項1之方法，其中該動態判定該當前讀取通過電壓包括：存取一第一讀取通過電壓；讀取特定於一第一晶粒所計算之一開始讀取通過電壓，以導致在一全新條件下用於該第一晶粒之不良位元數目在由該第一晶粒之該第一讀取通過電壓在該全新條件下所造成之不良位元數目之一預定百分比內；及基於該第一讀取通過電壓、該開始讀取通過電壓及程式化/擦除循環之該指示而判定該當前讀取通過電壓。
    [7] 如請求項6之方法，其中該判定該當前讀取通過電壓包括：基於程式化/擦除循環之該指示而將該當前讀取通過電壓內插在該第一讀取通過電壓與該開始讀取通過電壓之間。
    [8] 如請求項1之方法，其中該動態判定該當前讀取通過電壓包括：存取最佳化用於一循環晶粒之一第一讀取通過電壓；存取最佳化用於一全新晶粒之一第二讀取通過電壓；及基於程式化/擦除循環之該指示而將該當前讀取通過電壓內插在該第一讀取通過電壓與該第二讀取通過電壓之間。
    [9] 如請求項1之方法，其中程式化/擦除循環之該指示指示用於一第一晶粒之數個程式化/擦除循環且連接至該經選擇字線之該一或多個非揮發性儲存元件在該第一晶粒上，該方法進一步包括：存取用於一第二晶粒之程式化/擦除循環之一指示；基於用於一第二晶粒之程式化/擦除循環之該指示而動態判定該第二晶粒之一讀取通過電壓；及當將該第二晶粒之該判定之讀取通過電壓施加至該第二晶粒上之多個字線時，自該第二晶粒讀取資料。
    [10] 如請求項1之方法，其中程式化/擦除循環之該指示指示用於一第一區塊之數個程式化/擦除循環且連接至該經選擇字線之該一或多個非揮發性儲存元件在該第一區塊中，該方法進一步包括：存取用於一第二區塊之程式化/擦除循環之一指示；基於用於該第二區塊之程式化/擦除循環之該指示而動態判定該第二區塊之一讀取通過電壓；及當將該第二區塊之該判定之讀取通過電壓施加至該第二區塊上之多個字線時，自該第二區塊讀取資料。
    [11] 一種非揮發性儲存設備，其包括：複數個非揮發性儲存元件；複數個字線及位元線，其等與該等非揮發性儲存元件連通；及一或多個管理電路，其(等)與該等非揮發性儲存元件連通以程式化、擦除及讀取該等非揮發性儲存元件；該一或多個管理電路藉由以下步驟而自該等非揮發性儲存元件讀取資料：存取程式化/擦除循環之一指示；基於程式化/擦除循環之該指示而動態判定一經選擇字線之一共同側上之多個字線之一當前讀取通過電壓；及藉由將該判定之當前讀取通過電壓施加至該經選擇字線之該共同側上之多個字線且將一讀取電壓施加至該經選擇字線而自連接至該經選擇字線之一或多個非揮發性儲存元件讀取資料。
    [12] 如請求項11之設備，其中：該一或多個管理電路藉由將該判定之當前讀取通過電壓施加至該經選擇字線之兩側上之多個字線而讀取資料。
    [13] 如請求項11之設備，其中：該一或多個管理電路藉由將該判定之當前讀取通過電壓施加至該經選擇字線之兩側上之多個字線且將一不同通過電壓施加至一鄰近字線而讀取資料，該鄰近字線相鄰於該經選擇字線。
    [14] 如請求項11之設備，其中：該一或多個管理電路藉由將該判定之當前讀取通過電壓施加至該經選擇字線之兩側上之多個字線且將一不同通過電壓施加至兩個鄰近字線而讀取資料，該等鄰近字線相鄰於該經選擇字線。
    [15] 如請求項11之設備，其中：該一或多個管理電路藉由以下步驟而動態判定該當前讀取通過電壓：存取一第一讀取通過電壓；讀取特定於一第一晶粒所計算之一開始讀取通過電壓以導致在一全新條件下用於該第一晶粒之不良位元數目在由該第一晶粒之該第一讀取通過電壓在該全新條件下所造成之不良位元數目之一預定百分比內；及基於該第一讀取通過電壓、該開始讀取通過電壓及程式化/擦除循環之該指示而判定該當前讀取通過電壓。
    [16] 如請求項11之設備，其中：該等非揮發性儲存元件配置在多個晶粒上；各晶粒具有一個別計算之開始讀取通過電壓；多個晶粒使用一共同的第二讀取通過電壓；該一或多個管理電路基於程式化/擦除循環之各自指示、該各自個別計算之開始讀取通過電壓及該共同的第二讀取通過電壓而判定一各自晶粒之當前讀取通過電壓。
    [17] 如請求項11之設備，其中：該等非揮發性儲存元件配置在一或多個晶粒上之多個區塊中；該多個區塊之各者具有一個別計算之開始讀取通過電壓；多個區塊共用一第二讀取通過電壓；該一或多個管理電路基於程式化/擦除循環之該指示、來自一正被讀取之區塊之開始讀取通過電壓及該第二讀取通過電壓而判定該當前讀取通過電壓。
    [18] 如請求項11之設備，其中：該等非揮發性儲存元件為多狀態反及快閃記憶體裝置。
    [19] 一種用於操作非揮發性儲存之方法，其包括：存取一第一讀取通過電壓；讀取特定於一第一晶粒所計算之一開始讀取通過電壓以導致在一全新條件下用於該第一晶粒之不良位元數目在由該第一晶粒之該第一讀取通過電壓在該全新條件下所造成之不良位元數目之一預定百分比內；存取用於該第一晶粒之程式化/擦除循環之一指示；基於該第一讀取通過電壓、該開始讀取通過電壓及用於該第一晶粒之程式化/擦除循環之該指示而動態判定一第一當前讀取通過電壓；及使用該第一當前讀取通過電壓而自該第一晶粒讀取資料。
    [20] 如請求項19之方法，其中該判定該當前讀取通過電壓包括：基於用於該第一晶粒之程式化/擦除循環之該指示而將該第一當前讀取通過電壓內插在該第一讀取通過電壓與該開始讀取通過電壓之間。
    [21] 如請求項19之方法，其進一步包括：讀取特定於一第二晶粒所計算之一開始讀取通過電壓以導致在一全新條件下用於該第二晶粒之不良位元數目在由該第二晶粒之該第一讀取通過電壓在該全新條件下所造成之不良位元數目之一預定百分比內；存取用於該第二晶粒之程式化/擦除循環之一指示；基於該第一讀取通過電壓、該開始讀取通過電壓及用於該第二晶粒之程式化/擦除循環之該指示而動態判定一第二當前讀取通過電壓，該第一晶粒及該第二晶粒在一共同的非揮發性儲存系統中；及使用該第二當前讀取通過電壓而自該第二晶粒讀取資料。
    [22] 一種非揮發性儲存設備，其包括：複數個非揮發性儲存元件，其等配置在一第一晶粒及一第二晶粒上；及一或多個管理電路，其(等)與該第一晶粒及該第二晶粒連通以程式化、擦除及讀取該第一晶粒及該第二晶粒上之該等非揮發性儲存元件；該一或多個管理電路藉由以下步驟而自該第一晶粒上之該等非揮發性儲存元件讀取資料：存取一第一讀取通過電壓；讀取特定於該第一晶粒所計算之一開始讀取通過電壓以導致在一全新條件下用於該第一晶粒之不良位元數目在由該第一晶粒之該第一讀取通過電壓在該全新條件下所造成之不良位元數目之一預定百分比內；存取用於該第一晶粒之程式化/擦除循環之一指示；基於該第一讀取通過電壓、該開始讀取通過電壓及用於該第一晶粒之程式化/擦除循環之該指示而動態判定一第一當前讀取通過電壓；及使用該第一當前讀取通過電壓而自該第一晶粒讀取資料。
    [23] 如請求項22之非揮發性儲存設備，其中：該一或多個管理電路藉由以下步驟而自該等非揮發性儲存元件讀取資料：存取該第一讀取通過電壓；讀取特定於該第二晶粒所計算之一開始讀取通過電壓以導致在一全新條件下用於該第二晶粒之不良位元數目在由用於該第二晶粒之該第一讀取通過電壓在該全新條件下所造成之不良位元數目之一預定百分比內；存取用於該第二晶粒之程式化/擦除循環之一指示；基於該第一讀取通過電壓、該第二晶粒之該開始讀取通過電壓及用於該第二晶粒之程式化/擦除循環之該指示而動態判定一第二當前讀取通過電壓；及使用該第二當前讀取通過電壓而自該第二晶粒讀取資料。
    [24] 一種配合非揮發性儲存使用之方法，其包括：判定循環記憶體之一第一讀取通過電壓；分開判定一或多個晶粒之一或多個開始讀取通過電壓及將各自開始讀取通過電壓儲存在各自晶粒上；組態非揮發性儲存裝置，該等非揮發性儲存裝置各包含一或多個晶粒以監測用於該等晶粒之程式化/擦除循環；及組態該等非揮發性儲存裝置，該等非揮發性儲存裝置各包含一或多個晶粒以自該等晶粒讀取資料且基於循環記憶體之該第一讀取通過電壓、各自開始讀取通過電壓及程式化/擦除循環計數而動態調整用於讀取資料之當前讀取通過電壓。
    [25] 如請求項24之方法，其中該分開判定一或多個開始讀取通過電壓包括：(a)將該第一讀取通過電壓用作為該當前通過電壓以驗證程式化而程式化一第一晶粒；(b)對不良位元進行計數；(c)使用比先前反覆更低的一當前通過電壓以驗證程式化而程式化該第一晶粒；(d)對不良位元進行計數；(e)判定在(d)中所計數之該等不良位元是否在(b)中所計數之該等不良位元之一預定百分比內；(f)若在(d)中所計數之該等不良位元在(b)中所計數之該等不良位元之該預定百分比內，則重複(c)至(f)；及(g)若在(d)中所計數之該等不良位元在(b)中所計數之該等不良位元之該預定百分比內，則將用於該第一晶粒之該開始讀取通過電壓設定為來自最新近反覆之當前通過電壓。
    [26] 如請求項24之方法，其中：對該一或多個晶粒執行該分開判定一或多個開始讀取通過電壓。
    [27] 如請求項24之方法，其中：使用模擬來執行該判定該第一讀取通過電壓。
    [28] 如請求項24之方法，其中：使用一樣本部分來執行該判定該第一讀取通過電壓。
    [29] 如請求項24之方法，其中：在一晶粒分類程序期間執行該分開判定一或多個開始讀取通過電壓。
    [30] 如請求項24之方法，其進一步包括：使用該第一讀取通過電壓而對一晶圓執行一良率測試。
    [31] 一種配合非揮發性儲存使用之方法，其包括：使用模擬來判定循環記憶體之一第一讀取通過電壓；藉由識別一通過電壓而判定一晶粒之一開始讀取通過電壓，該通過電壓導致在一全新條件下該晶粒之不良位元數目在藉由在該全新條件下使用該晶粒之該第一讀取通過電壓所造成之不良位元數目之一預定百分比內；及組態一非揮發性儲存裝置以監測程式化/擦除循環及自該晶粒讀取資料，該自該晶粒讀取資料包含基於循環記憶體之該第一讀取通過電壓、該開始讀取通過電壓及程式化/擦除循環計數而動態判定一當前讀取通過電壓。
    [32] 如請求項31之方法，其中該判定該晶粒之該開始讀取通過電壓包括：(a)將該第一讀取通過電壓用作為該當前通過電壓以驗證程式化而程式化該晶粒；(b)對不良位元進行計數；(c)使用比先前反覆更低的一當前通過電壓以驗證程式化而程式化該晶粒；(d)對不良位元進行計數；(e)判定在(d)中所計數之該等不良位元是否在(b)中所計數之該等不良位元之一預定百分比內；(f)若在(d)中所計數之該等不良位元在(b)中所計數之該等不良位元之該預定百分比內，則重複(c)至(f)；及(g)若在(d)中所計數之該等不良位元在(b)中所計數之該等不良位元之該預定百分比內，則將該開始讀取通過電壓設定為來自最新近反覆之該當前通過電壓。
    [33] 如請求項31之方法，其進一步包括：藉由使用該第一讀取通過電壓來程式化及讀取而測試該晶粒之功能性。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/155,323|US8456911B2|2011-06-07|2011-06-07|Intelligent shifting of read pass voltages for non-volatile storage|
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